『壹』 FPGA零基础学习之Vivado-锁相环使用教程
Vivado中锁相环的使用教程如下：
1. 锁相环的基本概念 功能：锁相环具有分频、倍频、相位偏移和占空比可调的功能。 组成：PLL由前置分频计数器、相位频率检测器电路、电荷泵、环路滤波器、压控振荡器、反馈乘法器计数器和后置分频计数器组成。 工作原理：相位频率检测器检测参考频率和反馈信号之间的相位差和频率差，通过电荷泵和环路滤波器将相位差转换为控制电压，压控振荡器根据控制电压产生不同的振荡频率，从而实现锁相。
2. Vivado中PLL的使用步骤 新建工程：在Vivado中新建一个FPGA设计工程。 搜索并打开PLL IP核：在左侧菜单栏中选中IP Catalog，搜索并打开clock选项，找到并选择PLL IP核。 配置PLL IP核：根据设计需求，设置好输入时钟和输出频率等参数。 生成IP核：配置完成后，生成PLL IP核。 设置输出：在生成的IP核中，设置对应的输出端口。
3. 顶层文件编写与仿真 例化IP核：在顶层文件中，例化生成的PLL IP核，并修改端口名以匹配设计需求。 编写仿真文件：编写Testbench仿真文件，用于观察PLL的输出波形。 编译并观察波形：在Vivado中进行编译，并运行仿真。观察波形可知，在复位结束后的一段时间内，输出可能不稳定，但在locked信号拉高后，输出将稳定，并且周期与定义的频率对应。
4. 注意事项 在配置PLL IP核时，需要确保输入时钟的频率和相位等参数符合设计要求。 在编写顶层文件和仿真文件时，需要注意端口名的匹配和信号的正确连接。 在观察波形时，需要关注locked信号的状态，以确保输出波形的稳定性。
通过以上步骤，你可以在Vivado中成功地使用锁相环进行时钟管理。