A. max+plus2编译出错
编好程序后，编译的一般步骤是：
（1）保存。不能保存在文件名有中文的文件夹中，保存的名字与模块名或者实体名一样，比如：如果你是编译文本程序的话，verilog要与mole后面的名字一样，并且后缀为.v；VHDL要与entity 后面的实体名一样，后缀为.vhd。
（2）如一楼所说，把要编译的文件设为顶层文件：file--project--set file to project
(3) 编译
B. verilog中sr_clk 其中sr有什么意义
verilog呢，只要命名不违法。所有的名字都是可以使用的。
但是推荐你所说的sr_clk的写法。这个只是程序风格上的差异而已。
为什么一定要推荐这种代码的风格呢？
举例说明
cnt1 cnt2 （包准你肯定看不出这两个的用途）
div_cnt sign_cnt （那么好。div_cnt就是一个分频计数器咯。sign_cnt就是一个标志计数器。）
设计风格是你学习编写代码以后养成的习惯。就好比我们写字的时候先用米字本写字，后来慢慢改用白纸写字了。有人开始习惯养成的良好，所以字就很漂亮。有人没有养成良好习惯，字就很丑。字还是中国字，只是可读性就差异很大了。
顺便给几个命名的小技巧：（只能说是技巧。一家公司有一家公司的程序风格。）
为了增加可读性，一般采取前缀+后缀的命名方式。
举例：g_en_n; //g_=globe en=enable signal _n=negedge valid
也就是说，你设计了一个，低电平有效的全局使能。
前缀：定义功能范围，以及功用。
后缀：定义有效电平。
中间的部分就是信号的含义。en就可以代表enable，clk或者ck代表clock ，cnt代表counter等等。data in 可以所写成din，dout同理。
有时候程序写大了。还需要加对应的注释。特别是多人完成模块时，记得在端口中添加描述注释。以便最后的连线。
基本也就这样了，如果公司有FPGA部门的话。一般肯定会有一套代码风格的规定书。等你看了。按照他的说明书写了。那么就好了。
如果方便需要贴程序。各个公司的风格不同。那么对应的所写也会不同缩写。不过如果你真要知道这个意思。那就要去联系作者要说明文档。这个我帮不了你。
C. 我们现在在做数字系统设计的东西，想知道Quartus2下的VHDL和Verilog HDL文件的差别，另外作为仿真软件，
VHDL是美国军方开发的语言，verilog是在VHDL之后出来的语言。
VHDL规范性较强，verilog和C类似很灵活也很好学。
总的来说，verilog的市场比较大。
仿真软件的话，其实主要是看波形，你可以使用quartus嵌套modelsim来仿真，modelsim的波形分析功能要强大得多。