『壹』 fpga中如何应用fifo进行数据缓存
1。从使用角度来说，简单的FIFO就相当于一个双口RAM，你可以从一个口往里面写数据，然后在FIFO未满之前通过另一个口将数据读出来。
2。从学习角度来说，你可以用ISE coregen的工具去生成FIFO，通过这个过程，你可以看弯桥到FIFO的相关输入与输出，渣银相应的UserGuide关于FIFO的参数埋梁猛的详细描述。
『贰』 如何仿真IP核
IP核生成器生成 ip 后有两个文件对我们比较有用，假设生成了一个 asyn_fifo 的核，则asyn_fifo.veo 给出了例化该核方式（或者在 Edit－>Language Template->COREGEN 中找到verilog/VHDL 的例化方式）。asyn_fifo.v 是该核的行为模型，主要调用了 xilinx 行为模型库的模块，仿真时该文件也要加入工程。（在 ISE中点中该核，在对应的 processes 窗口中运行“ View Verilog Functional Model ”即可查看该 .v 文件）。
1． 在 ISE 集成环境中仿真 IP核 IP 核应该在新建的工程中进行仿真与例化；在原工程中可以例化使用，但好像不能直接对它加 testbench 后进行仿真。
2．在 modelsim中仿真 ip 核 a．在 modelsim中编译库（Xiliinx） （1）在$Modeltech_6.0d/Xilinx_lib_tt下新建文件夹 Xilinx_lib（$代表安装盘符） （2）打开 Modelsim->州搜雹File->Change Diriectory，将路径指向刚才新建的文件夹 Xilinx_lib，这样 Xilinx 编译的所有库都将会在该文件夹下。 （3）编译 Xilinx 库。在$Xilinx->verilog->src 下有三个库“simprims”，“unisims”和“xilinxcorelib”。在 modelsim 的 workpace 窗口 Library 属性中点右键->new->library（或在File 菜单下 new->libary），输入库名（自定义）如 Xilinx_lib_tt，这样在 workpace library 属性下就可看到 Xilinx_lib_tt 了。 （4）modelsim 中选中 compile，在弹出的册帆对话框中，library 选择刚才新建的 xilinx_lib_tt，查找范围为 xilinx 库（$Xilinx/verilog/src/），如 XilinxCoreLib，选中文件编译即可。 b． 在 modelsim中加载已编译的库 当要在 modelsim 中仿真带有 ip 核的设计时，需要加载对应公司的库才能仿真。仿真Xilinx 公司ip 核时需要在原工程文件中加入 ip 核的行为描述文件（<核名>.v）。 如果工程文件直接包含在 xilinx“ XilinxCoreLib” library中，则可直接进行仿真。 如果工程文件开始默认包含在“work”library 中，则需要在 Simulation->Start Simulation->library 中添加已编译的库，如图示。这样就可以对 ip 核进行仿真了。 aa．在 modelsim中编译 Altera 的库与 Xilinx方法一样 bb．在 modelsim中对 ip 核进行仿真，与 xilinx 一致；首先需要在 modelsim工程中加入设计文件，testbench 文件以及核漏敏的行为描述文件（<核名>.v）；其次，自 File 菜单中更改库路径指向已编译的 altera库路径（否则原先编译的 altera 库将变为不可用，unavailable），这时原先编译的库将变为可用，然后在 Simulation->Start Simulation->library中添加库路径。
『叁』 如何在ISE中仿真Core generator生成的FIFO
唯改睁真正的功能描述在库文件中，.v文件只是个黑盒子，用指岁于仿真歼辩，表明有这么个东西，仿真编译时会在库里面将描述的功能载入，ngc是网表文件用于实现，在实现时和其他网表文件合在一起，这些都是工具软件自动做的，只需要点按钮就是了，仿真时可能需要编译一下库文件如果是第三方软件
『肆』 FPGA中例化的一个输入输出位宽不一样的FIFO（分别为8位和32位），如果输入三个8位的数能读出来吗
读不出来。这此漏种FIFO，只能是输入的8位数个数为4的倍数的情况下，才能得到正确的输出，否则FIFO中总是留存有一森并烂些数据出不了队列。蔽灶
『伍』 用ise例化了FIFO Ip核，仿真后数据输出一直是0，不明白了。。。求助。。。
确定一下是否是高电平复位？你可以试试异步fifo，就是读和写的时钟不一样，这个会用得更多！
希望能帮到您！
『陆』 如何在ISE中更新老版本的IP核
IP核生成器生成 ip 后有两个文件对我们比较有用，假设生成了一个 asyn_fifo 的核，则asyn_fifo.veo 给出了例化该核方式（或者在 Edit－>Language Template->COREGEN 中找到verilog/VHDL 的例化方式）。asyn_fifo.v 是该核的行为模型，主要调用了...
『柒』 FPGA中例化两个FIFO，分别用于输出和读入，通过一个inout与一单端口的SDRAM相连完成读写，如何实现
你这个没有说清楚，不知道怎么回答你高败。
既然是与外部的SDRAM连接，应该就不用FIFO了吧，直接对SDRAM读写不就可以了？
当洞贺然如果必须，FIFO在FPGA例纳念派化一个很简单的啊，直接IPCORE就出来了。
『捌』 如何在ISE中例化ILA和ICON
这两个文件应该添加什如启么文件进去呢？
引用
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一般是在顶层实例化，然后把要看的信号猜迟从各模块里连到ila里
比如
icon_c1 u_icon (
.control0 ( control0)
);
ila_d256x2k_t32 u_ila1 (
.control ( control0),
.clk ( clk_120m),
.data ( csp_data1),
.trig0 ( csp_trig1)
);
//data
assign csp_data1[0]=...
assign csp_data1[1]=...
...
//trigger
assign csp_trig1[0]=...
...
control0是chipscope内部信号不用管，连上就可以
需渣兆如要哪些data信号，哪些trigger，就连哪些，如果有好几个时钟域就分几个不同的ila
PS：这是以前看一牛人用的，我后来也一直用综合后加cdc的法子，可能记得不是很对
具体的细节还是看chipscope_pro得userguide吧
『玖』 xilinx fpga内部fifo ip核怎样生成
首先有辩乎派你得安装 ISE .
然后你也可以在一个工程中添加文件，选择IP。
也可以建一个coregen的工程，专门管理项顷者目工程使用到的携贺IP。
『拾』 verilog中FIFO例化问题
只要时钟CLK在动，数据就会采进FIFO内。可以先学习一下时序图打打基础。