① 用verilog語言設計一個六位數碼管動態顯示從左到右為123456
下面是一個簡單的 Verilog HDL 代碼，可以實現六位數碼管動態顯示從左到右為123456的效果。
mole six_digit_display(clk, reset, digit_out);
// 輸入信號
input clk; // 時鍾信號
input reset; // 復位信號
// 輸出信號
output [5:0] digit_out; // 數碼管輸出信號
// 內部信號
reg [26:0] counter; // 計數器
// 顯示的數字
reg [5:0] digit [0:5] = {6'b000000, 6'b000001, 6'b000010, 6'b000011, 6'b000100, 6'b000101};
always @(posedge clk or negedge reset) begin
if (reset == 0) begin
counter <= 0;
digit_out <= 6'b000000;
end else begin
counter <= counter + 1;
digit_out <= digit[counter[25:20]];
end
end
endmole
在這個代碼中，我們定義了一個名為 six_digit_display 的模塊，該模塊包含三個信號：clk、reset 和 digit_out。其中，clk 是閉皮時鍾信號，reset 是復位信號，digit_out 是數碼管液態拿輸出信號。
在 six_digit_display 模塊的 always 塊中，我們鬧搭使用了一個計數器 counter 來控制數碼管顯示的數字。每當時鍾信號上升沿到來時，計數器就會自增1。然後，我們使用計數器的高6位（即 counter[25:20]）來選擇要顯示的數字。具體地，我們使用一個名為 digit 的數組來存儲要顯示的數字，然後將 digit 數組中對應的數字輸出到 digit_out 信號中。
在復位信號下降沿到來時，我們將計數器和數碼管輸出信號都重置為0，以確保數碼管從最左邊的數字開始顯示。這樣，當時鍾信號不斷變化時，數碼管就會動態顯示從左到右為 123456 的數字序列。
② 寫了一個簡易電子琴verilog hdl 代碼在QuartusⅡ上編譯通過 還寫了testbench，但在modelsim上輸出卻為紅線
測試程序中使用Initial 對輸出信號初始化。initial中的begin到end之間的語句只會執行一次。
③ 如何用Quartus II對用Verilog HDL語言編寫的源碼進行模擬
quartus 2 有功能和波形模擬兩種！寫的源碼編譯後，就進行邏輯模擬就行了！或者直接下載到開發板上。進行調試
④ 急！！！led顯示屏的Verilog HDL代碼
/*****************數碼管的靜態顯示從0到9************************/
//加計數器計數值在一個數碼管上顯示，k2(en)為低電平時停止加數,
//k1(rst)為低電平時清0 顯示的數在0-9之間
//2010-5-23 16:14:07
mole shu_jingjia_10(clk,wei,shu,rst,en,led);
input clk,rst,en;
output wei;
output[7:0] shu,led;
reg[7:0] shu_out,led_Out;
reg[25:0] led_out;
reg[3:0] display0;
reg wei_out;
initial led_out=0;
always @(posedge clk)
begin
led_out=led_out+1;
if (led_out==12500000)
begin
led_out=0;
if (en==1)
begin
display0=display0+1;
if (rst==0)
display0=0;
if (display0==10) //加到10 清0
begin
display0=0;
led_out=0;
end
end
end
end
always @(clk)
begin
wei_out=0;
case (display0)
0 : shu_out=8'b1100_0000;
1 : shu_out=8'b1111_1001;
2 : shu_out=8'b1010_0100;
3 : shu_out=8'b1011_0000;
4 : shu_out=8'b1001_1001;
5 : shu_out=8'b1001_0010;
6 : shu_out=8'b1000_0010;
7 : shu_out=8'b1111_1000;
8 : shu_out=8'b1000_0000;
9 : shu_out=8'b1001_0000;
default:shu_out=8'b1111_1111;
endcase
end
assign shu=shu_out;
assign wei=wei_out;
assign led=led_out;
endmole
⑤ 用Verilog HDL編寫簡單的程序！數電實驗！
mole clk_div(clk,out1,out2);
input clk;
output out1,out2;
reg out1,out2;
reg [31:0]cnt1,cnt2;
always @(posedge clk)begin//50MHz分頻計數
if(cnt1<32'd24999999)
cnt1 <=cnt1 + 32'd1;
else
cnt1 <=32'd0;
end
always @(posedge clk)//分頻後的半周期反轉
if(cnt1 == 0)
out1<=~out1;
always @(posedge clk)begin//5MHz分頻計數
if(cnt2<32'd4999999)
cnt2 <=cnt2 + 32'd1;
else
cnt2 <=32'd0;
end
always @(posedge clk)//20%占空比
if(cnt2 == 32'd999999)
out2<=0;
else if(cnt2 == 32'd4999999)
out2<=1;
endmole