㈠ spi 載入多個fpga，需要bin文件，怎麼生成
額，你這bin文件是要載入類似內核之類的東西嗎？這個一般是加arm一起用的吧，如果是xilinx zynq系列的話是需要幾個文件合成bin文件再載入的。如果你指的是類似bit文件那樣的話，單個下載就行了，bin文件這塊不熟悉。
㈡ FPGA SPI匯流排協議問題
我覺得，做通用模塊可參照一些其他晶元的現成的SPI介面。
我對avr的單片機的SPI比較熟，就說一下這個。
它的SPI口功能是這樣的，通過配置寄存器可以改變SPI的時鍾，可以改變SPI的時序。然後就是有一個發送寄存器和一個接收寄存器。
配置好寄存器後，往發送寄存器寫一個數據後，SPI口就會自動發送。同樣接收的數據存在接收寄存器中。
我覺得，通用的SPI口做到這樣功能就已經比較全了。
㈢ 怎樣在fpga中實現spi的功能
spi(serial peripheral interface)，串列外圍設備介面。由一個主設備和一個或多個從設備組成。主設備啟動一個與從設備的同步通訊，從而完成數據的交換。
SPI，是一種高速的、全雙工、同步的通信匯流排。在晶元的管教上只佔用四根線，節約了晶元的管教，同時為PCB的布局上節省了空間，該介面的四條線為：串列時鍾線（SCK）、主機輸入/從機輸出數據線MISO、主機輸出/從機輸入數據線MOSI和低電平有效的從機選擇線CS。
SPI的通信原理很簡單，它以主從方式工作。需要4跟線，3跟也可以（非雙工），這些線也是所有基於SPI的設備共有的，他們是SDI，SDO,SCK,CS
①SDO-主設備數據輸出，從設備數據輸入
②SDI-主設備數據輸入，從設備數據輸出
③SCK-時鍾信號，有主設備產生
④CS-從設備片選信號，有主設備控制
接下來就負責通訊的3根線了。通訊是通過數據交換完成的，這里先要知道SPI是串列通訊協議，也就是說數據是一位一位的傳輸的。這就是SCK時鍾線存在的原因，由SCK提供時鍾脈沖，SDI，SDO則基於此脈沖完成數據傳輸。數據輸出通過 SDO線，數據在時鍾上升沿或下降沿時改變，在緊接著的下降沿或上升沿被讀取。完成一位數據傳輸，輸入也使用同樣原理。這樣，在至少8次時鍾信號的改變（上沿和下沿為一次），就可以完成8位數據的傳輸。
在點對點的通信中，SPI介面不需要進行定址操作，且為全雙工通信，顯得簡單高效。在多個從設備的系統中，每個從設備需要獨立的使能信號，硬體上比I2C系統要稍微復雜一些。 （I2C定址時，先寫入地址，在寫入數據）
SPI通信
該匯流排通信基於主-從配置。它有以下4個信號：
MOSI:主出/從入
MISO:主入/從出
SCK:串列時鍾
SS:從屬選擇
晶元上「從屬選擇」(slave-select)的引腳數決定了可連到匯流排上的器件數量。
在SPI傳輸中，數據是同步進行發送和接收的。數據傳輸的時鍾基於來自主處理器的時鍾脈沖，摩托羅拉沒有定義任何通用SPI的時鍾規范。然而，最常用的時鍾設置基於時鍾極性(CPOL)和時鍾相位(CPHA)兩個參數，CPOL定義SPI串列時鍾的活動狀態，而CPHA定義相對於SO-數據位的時鍾相位。 CPOL和CPHA的設置決定了數據取樣的時鍾沿。
㈣ 誰能告訴我基於FPGA的verilog SPI master程序嗎
// 8bit SPI master
// author: jiajia.pi
// version: v1.1
// last modify date: 2014/08/19 change ready assert timing
// clk_div range: 4~255 divsion of clk
// only mode 0 and mode 3 support
// MSB send first and LSB send last
mole spi_master(
clk, // global clock
reset_n, // global async low reset
clk_div, // spi clock divider
wr, // spi write
wrdata, // spi write data, 8bit
rddata, // spi recieve data, 8bit, valid when ready assert
sck, // spi master clock out
sdi, // spi master data in (MISO)
sdo, // spi master data out (MOSI)
ready // spi master ready (idle)
);
input clk;
input reset_n;
input [7:0]clk_div;
input wr;
input [7:0]wrdata;
output [7:0]rddata;
output sck;
output sdo;
output ready;
input sdi;
parameter clock_polarity = 1; // '0': mode 0, sck=0 when idle; '1': mode 3, sck=1 when idle
reg [7:0]dat;
reg rsck;
reg [7:0]cnt;
reg busy;
reg [3:0]state;
reg [7:0]rddata;
wire sdo = dat[7];
wire sck = busy? rsck:clock_polarity;
wire sdi_tick = (cnt==clk_div>>1)/*synthesis keep*/;
wire sdo_tick = (cnt==clk_div)/*synthesis keep*/;
wire ready = !(wr||busy);
always @(posedge clk or negedge reset_n)
if(!reset_n)
cnt <= 0;
else if(cnt<clk_div && busy)
cnt <= cnt + 1;
else
cnt <= 1;
always @(posedge clk or negedge reset_n)
if(!reset_n)
rsck <= 0;
else if(sdi_tick)
rsck <= 1;
else if(sdo_tick)
rsck <= 0;
always @(posedge clk or negedge reset_n)
if(!reset_n)
busy <= 0;
else if(wr && !busy)
busy <= 1;
else if(state==8 && sdo_tick)
busy <= 0;
always@(posedge clk or negedge reset_n)
if(!reset_n)
state <= 0;
else if(wr && !busy)
state <= 1;
else if(state==8 && sdo_tick)
state <= 0;
else if(sdo_tick)
state <= state + 1;
always @(posedge clk or negedge reset_n)
if(!reset_n)
dat <= 0;
else if(wr && !busy)
dat <= wrdata;
else if(sdo_tick && busy && state!=8)
dat <= dat<<1;
always @(posedge clk or negedge reset_n)
if(!reset_n)
rddata <= 0;
else if(sdi_tick && busy)
rddata <= {rddata[6:0],sdi};
endmole
㈤ FPGA通過MCP2515進行SPI轉CAN的VHDL常式
我有FPGA通過SJA1000進行SPI轉CAN的verilog代碼，估計應該差不多吧，具體可以163郵件聯系keyboard660索取。
㈥ fpga 上電時讀spi flash 為什麼有調制時鍾信號
這個讀SPI FLASH的時鍾信號來自於FPGA晶元內部，用於從flash中載入FPGA晶元運行時需要的程序，基本上每個FPGA都是有這個內部時鍾的。
㈦ fpga中常說的SPI什麼意思
：jtag是直接將sof文件下載到fpga中 as是將pof文件下載到prom里（altera自己出的載入flash），然後在上電的時候由fpga自己載入 至於你說的程序是存儲在fpga的哪個部分，實際上通俗來講，你的程序存儲在整個fpga內部，
㈧ FPGA的SPI時鍾最大可用頻率是多少
這個讀spi
flash的時鍾信號來自於fpga晶元內部，用於從flash中載入fpga晶元運行時需要的程序，基本上每個fpga都是有這個內部時鍾的。
㈨ FPGA 怎麼實現UART串口和IIC口或SPI 通訊可以大概說一下嗎
1. FPGA與MCU,DSP,ARM等區別
MCU等是屬於軟體編程，程序是順序執行，即使像DSP有多級流水線，但是程序總體還是順序的。
FPGA是屬於硬體編程，程序是並行執行的，可以有多個進程，同時執行不同的功能。
2. FPGA實現UART,IIC,SPI。
如果是簡單的應用（比如說不用校驗等等），完全可以自己寫，例如下面的程序，VHDL寫的，既可以作為UART發送程序（改改就是接收），也可以做SPI發送或者接收（加一個時鍾）。
如果需要較完善的功能的話，建議使用IP核，往上有很多免費的UART,IIC,SPI等介面的IP核，功能及代碼都給你寫好了的，提供輸入輸出介面，方便應用。
process(Clk)
variable temp : integer range 0 to 7;
begin
if Clk'event and Clk='1' then
if Reset = '0' then
TxD <= '1';
BitCnt <= "00000";
SL<='1';
TReg<=(others=>'0');
temp:=0;
elsif Load = '0' and temp=0 then
TxD <= '1';
SL<='1';
BitCnt <= "00000";
temp:=0;
elsif Load='1' and temp=0 then
temp:=1;
elsif temp=1 then
case BitCnt is
when "00000" =>
TReg <= Addr_Data;
SL<='0';
TxD <= '0';
BitCnt <= BitCnt + 1;
temp:=1;
when "00001" | "00010" | "00011" |
"00100" | "00101" | "00110" |
"00111" | "01000" | "01001" |
"01010" | "01011" | "01100" |
"01101" | "01110" | "01111" =>
TxD <= TReg(0);
TReg <= '1' & TReg(14 downto 1);
BitCnt <= BitCnt + 1;
temp:=1;
when "10000" =>
SL<='1';
TxD <= '1';
TReg <= '1' & TReg(14 downto 1);
BitCnt <= "00000";
temp:=0;
when others => NULL;
end case;
ELSE
TXD<='1';
SL<='1';
end if;
end if;
end process;