『壹』 FPGA零基礎學習之Vivado-鎖相環使用教程
Vivado中鎖相環的使用教程如下：
1. 鎖相環的基本概念 功能：鎖相環具有分頻、倍頻、相位偏移和占空比可調的功能。 組成：PLL由前置分頻計數器、相位頻率檢測器電路、電荷泵、環路濾波器、壓控振盪器、反饋乘法器計數器和後置分頻計數器組成。 工作原理：相位頻率檢測器檢測參考頻率和反饋信號之間的相位差和頻率差，通過電荷泵和環路濾波器將相位差轉換為控制電壓，壓控振盪器根據控制電壓產生不同的振盪頻率，從而實現鎖相。
2. Vivado中PLL的使用步驟 新建工程：在Vivado中新建一個FPGA設計工程。 搜索並打開PLL IP核：在左側菜單欄中選中IP Catalog，搜索並打開clock選項，找到並選擇PLL IP核。 配置PLL IP核：根據設計需求，設置好輸入時鍾和輸出頻率等參數。 生成IP核：配置完成後，生成PLL IP核。 設置輸出：在生成的IP核中，設置對應的輸出埠。
3. 頂層文件編寫與模擬 例化IP核：在頂層文件中，例化生成的PLL IP核，並修改埠名以匹配設計需求。 編寫模擬文件：編寫Testbench模擬文件，用於觀察PLL的輸出波形。 編譯並觀察波形：在Vivado中進行編譯，並運行模擬。觀察波形可知，在復位結束後的一段時間內，輸出可能不穩定，但在locked信號拉高後，輸出將穩定，並且周期與定義的頻率對應。
4. 注意事項 在配置PLL IP核時，需要確保輸入時鍾的頻率和相位等參數符合設計要求。 在編寫頂層文件和模擬文件時，需要注意埠名的匹配和信號的正確連接。 在觀察波形時，需要關注locked信號的狀態，以確保輸出波形的穩定性。
通過以上步驟，你可以在Vivado中成功地使用鎖相環進行時鍾管理。