㈠ verilog編程技巧
FPGA/CPLD
的設計思想與技巧是一個非常大的話題，由於篇幅所限，本文僅介紹一些常用的設計思想與技巧，包括乒乓球操作、串並轉換、流水線操作和數據介面的同步方法。
希望本文能引起工程師們的注意，如果能有意識地利用這些原則指導日後的設計工作，將取得事半功倍的效果！
乒乓操作
「 乒乓操作 」 是一個常常應用於數據流控制的處理技巧，典型的乒乓操作方法如圖 1 所示。
乒
乓操作的處理流程為：輸入數據流通過 「 輸入數據選擇單元 」
將數據流等時分配到兩個數據緩沖區，數據緩沖模塊可以為任何存儲模塊，比較常用的存儲單元為雙口 RAM(DPRAM) 、單口 RAM(SPRAM)
、 FIFO 等。在第一個緩沖周期，將輸入的數據流緩存到 「 數據緩沖模塊 1」 ；在第 2 個緩沖周期，通過 「 輸入數據選擇單元 」
的切換，將輸入的數據流緩存到 「 數據緩沖模塊 2」 ，同時將 「 數據緩沖模塊 1」 緩存的第 1 個周期數據通過 「 輸入數據選擇單元 」
的選擇，送到 「 數據流運算處理模塊 」 進行運算處理；在第 3 個緩沖周期通過 「 輸入數據選擇單元 」 的再次切換，將輸入的數據流緩存到
「 數據緩沖模塊 1」 ，同時將 「 數據緩沖模塊 2」 緩存的第 2 個周期的數據通過 「 輸入數據選擇單元 」 切換，送到 「
數據流運算處理模塊 」 進行運算處理。如此循環。
乒乓操作的最大特點是通過 「 輸入數據選擇單元 」
和 「 輸出數據選擇單元 」 按節拍、相互配合的切換，將經過緩沖的數據流沒有停頓地送到 「 數據流運算處理模塊 」
進行運算與處理。把乒乓操作模塊當做一個整體，站在這個模塊的兩端看數據，輸入數據流和輸出數據流都是連續不斷的，沒有任何停頓，因此非常適合對數據流進
行流水線式處理。所以乒乓操作常常應用於流水線式演算法，完成數據的無縫緩沖與處理。
乒乓操作的第二個優點是
可以節約緩沖區空間。比如在 WCDMA 基帶應用中， 1 個幀是由 15 個時隙組成的，有時需要將 1
整幀的數據延時一個時隙後處理，比較直接的辦法是將這幀數據緩存起來，然後延時 1 個時隙進行處理。這時緩沖區的長度是 1
整幀數據長，假設數據速率是 3.84Mbps ， 1 幀長 10ms ，則此時需要緩沖區長度是 38400
位。如果採用乒乓操作，只需定義兩個能緩沖 1 個時隙數據的 RAM( 單口 RAM 即可 ) 。當向一塊 RAM 寫數據的時候，從另一塊
RAM 讀數據，然後送到處理單元處理，此時每塊 RAM 的容量僅需 2560 位即可， 2 塊 RAM 加起來也只有 5120 位的容量。
另外，巧妙運用乒乓操作還可以達到用低速模塊處理高速數據流的效果。如圖 2 所示，數據緩沖模塊採用了雙口 RAM ，並在 DPRAM
後引入了一級數據預處理模塊，這個數據預處理可以根據需要的各種數據運算，比如在 WCDMA 設計中，對輸入數據流的解擴、解擾、去旋轉等。假設埠
A 的輸入數據流的速率為 100Mbps ，乒乓操作的緩沖周期是 10ms 。以下分析各個節點埠的數據速率。
A埠處輸入數據流速率為 100Mbps ，在第 1 個緩沖周期 10ms 內，通過 「 輸入數據選擇單元 」 ，從 B1 到達 DPRAM1。 B1 的數據速率也是 100Mbps ， DPRAM1 要在 10ms 內寫入 1Mb 數據。同理，在第 2 個 10ms，數據流被切換到 DPRAM2 ，埠 B2 的數據速率也是 100Mbps ， DPRAM2 在第 2 個 10ms 被寫入 1Mb數據。在第 3 個 10ms ，數據流又切換到 DPRAM1 ， DPRAM1 被寫入 1Mb 數據。
仔細分析就會發現到第 3 個緩沖周期時，留給 DPRAM1 讀取數據並送到 「 數據預處理模塊 1」 的時間一共是 20ms 。有的工程師困惑於DPRAM1 的讀數時間為什麼是 20ms ，這個時間是這樣得來的：首先，在在第 2 個緩沖周期向 DPRAM2 寫數據的 10ms 內，
DPRAM1 可以進行讀操作；另外，在第 1 個緩沖周期的第 5ms 起 ( 絕對時間為 5ms 時刻 ) ， DPRAM1 就可以一邊向500K 以後的地址寫數據，一邊從地址 0 讀數，到達 10ms 時， DPRAM1 剛好寫完了 1Mb 數據，並且讀了 500K數據，這個緩沖時間內 DPRAM1 讀了 5ms ；在第 3 個緩沖周期的第 5ms 起 ( 絕對時間為 35ms 時刻 ) ，同理可以一邊向
500K 以後的地址寫數據一邊從地址 0 讀數，又讀取了 5 個 ms ，所以截止 DPRAM1 第一個周期存入的數據被完全覆蓋以前，DPRAM1 最多可以讀取 20ms 時間，而所需讀取的數據為 1Mb ，所以埠 C1 的數據速率為： 1Mb/20ms=50Mbps。因此， 「 數據預處理模塊 1」 的最低數據吞吐能力也僅僅要求為 50Mbps 。同理， 「 數據預處理模塊 2」的最低數據吞吐能力也僅僅要求為 50Mbps 。換言之，通過乒乓操作， 「 數據預處理模塊 」
的時序壓力減輕了，所要求的數據處理速率僅僅為輸入數據速率的 1/2 。
通過乒乓操作實現低速模塊處理高速數據的實質是：通過 DPRAM 這種緩存單元實現了數據流的串並轉換，並行用 「 數據預處理模塊 1」 和 「 數據預處理模塊 2」 處理分流的數據，是面積與速度互換原則的體現！
串並轉換
串並轉換是 FPGA
設計的一個重要技巧，它是數據流處理的常用手段，也是面積與速度互換思想的直接體現。串並轉換的實現方法多種多樣，根據數據的排序和數量的要求，可以選用
寄存器、 RAM 等實現。前面在乒乓操作的圖例中，就是通過 DPRAM 實現了數據流的串並轉換，而且由於使用了 DPRAM，數據的緩沖區可以開得很大，對於數量比較小的設計可以採用寄存器完成串並轉換。如無特殊需求，應該用同步時序設計完成串並之間的轉換。比如數據從串列到並行，數據排列順序是高位在前，可以用下面的編碼實現：
prl_temp<={prl_temp,srl_in};
其中， prl_temp 是並行輸出緩存寄存器， srl_in 是串列數據輸入。對於排列順序有規定的串並轉換，可以用 case 語句判斷實現。對於復雜的串並轉換，還可以用狀態機實現。串並轉換的方法比較簡單，在此不必贅述。
流水線操作設計思想
首先需要聲明的是，這里所講述的流水線是指一種處理流程和順序操作的設計思想，並非 FPGA 、 ASIC 設計中優化時序所用的 「Pipelining」 。
流水線處理是高速設計中的一個常用設計手段。如果某個設計的處理流程分為若干步驟，而且整個數據處理是 「 單流向 」 的，即沒有反饋或者迭代運算，前一個步驟的輸出是下一個步驟的輸入，則可以考慮採用流水線設計方法來提高系統的工作頻率。
流水線設計的結構示意圖如圖 3 所示。其基本結構為：將適當劃分的 n個操作步驟單流向串聯起來。流水線操作的最大特點和要求是，數據流在各個步驟的處理從時間上看是連續的，如果將每個操作步驟簡化假設為通過一個 D觸發器 ( 就是用寄存器打一個節拍 ) ，那麼流水線操作就類似一個移位寄存器組，數據流依次流經 D觸發器，完成每個步驟的操作。流水線設計時序如圖 4 所示。
流水線設計的一個關鍵在於整個設計時序的合理安排，要求每個操作步驟的劃分合理。如果前級操作時間恰好等於後級的操作時間，設計最為簡單，前級的輸出直接匯入後級的輸入即可；如果前級操作時間大於後級的操作時間，則需要對前級的輸出數據適當緩存才能匯入到後級輸入端；如果前級操作時間恰好小於後級的操作時間，則必須通過復制邏輯，將數據流分流，或者在前級對數據採用存儲、後處理方式，否則會造成後級數據溢出。
在 WCDMA 設計中經常使用到流水線處理的方法，如 RAKE 接收機、搜索器、前導捕獲等。流水線處理方式之所以頻率較高，是因為復制了處理模塊，它是面積換取速度思想的又一種具體體現。
數據介面的同步方法
數據介面的同步是 FPGA/CPLD 設計的一個常見問題，也是一個重點和難點，很多設計不穩定都是源於數據介面的同步有問題。
在電路圖設計階段，一些工程師手工加入 BUFT或者非門調整數據延遲，從而保證本級模塊的時鍾對上級模塊數據的建立、保持時間要求。還有一些工程師為了有穩定的采樣，生成了很多相差 90度的時鍾信號，時而用正沿打一下數據，時而用負沿打一下數據，用以調整數據的采樣位置。這兩種做法都十分不可取，因為一旦晶元更新換代或者移植到其它晶元
組的晶元上，采樣實現必須從新設計。而且，這兩種做法造成電路實現的餘量不夠，一旦外界條件變換 ( 比如溫度升高 )，采樣時序就有可能完全紊亂，造成電路癱瘓。
下面簡單介紹幾種不同情況下數據介面的同步方法：
1. 輸入、輸出的延時 ( 晶元間、 PCB 布線、一些驅動介面元件的延時等 ) 不可測，或者有可能變動的條件下，如何完成數據同步？
對於數據的延遲不可測或變動，就需要建立同步機制，可以用一個同步使能或同步指示信號。另外，使數據通過 RAM 或者 FIFO 的存取，也可以達到數據同步目的。
把數據存放在 RAM 或 FIFO 的方法如下：將上級晶元提供的數據隨路時鍾作為寫信號，將數據寫入 RAM 或者 FIFO，然後使用本級的采樣時鍾 ( 一般是數據處理的主時鍾 ) 將數據讀出來即可。這種做法的關鍵是數據寫入 RAM 或者 FIFO要可靠，如果使用同步 RAM 或者 FIFO，就要求應該有一個與數據相對延遲關系固定的隨路指示信號，這個信號可以是數據的有效指示，也可以是上級模塊將數據打出來的時鍾。對於慢速數據，也可以采樣非同步 RAM 或者 FIFO ，但是不推薦這種做法。
數據是有固定格式安排的，很多重要信息在數據的起始位置，這種情況在通信系統中非常普遍。通訊系統中，很多數據是按照 「 幀 」組織的。而由於整個系統對時鍾要求很高，常常專門設計一塊時鍾板完成高精度時鍾的產生與驅動。而數據又是有起始位置的，如何完成數據的同步，並發現數據的「 頭 」 呢？
數據的同步方法完全可以採用上面的方法，採用同步指示信號，或者使用 RAM 、FIFO緩存一下。找到數據頭的方法有兩種，第一種很簡單，隨路傳輸一個數據起始位置的指示信號即可，對於有些系統，特別是非同步系統，則常常在數據中插入一段同步碼 ( 比如訓練序列 ) ，接收端通過狀態機檢測到同步碼後就能發現數據的 「 頭 」 了，這種做法叫做 「 盲檢測 」 。
上級數據和本級時鍾是非同步的，也就是說上級晶元或模塊和本級晶元或模塊的時鍾是非同步時鍾域的。
前面在輸入數據同步化中已經簡單介紹了一個原則：如果輸入數據的節拍和本級晶元的處理時鍾同頻，可以直接用本級晶元的主時鍾對輸入數據寄存器采樣，完成輸入數據的同步化；如果輸入數據和本級晶元的處理時鍾是非同步的，特別是頻率不匹配的時候，則只有用處理時鍾對輸入數據做兩次寄存器采樣，才能完成輸入數據的同步化。需要說明的是，用寄存器對非同步時鍾域的數據進行兩次采樣，其作用是有效防止亞穩態 ( 數據狀態不穩定 )的傳播，使後級電路處理的數據都是有效電平。但是這種做法並不能保證兩級寄存器采樣後的數據是正確的電平，這種方式處理一般都會產生一定數量的錯誤電平數據。所以僅僅適用於對少量錯誤不敏感的功能單元。
為了避免非同步時鍾域產生錯誤的采樣電平，一般使用 RAM 、 FIFO 緩存的方法完成非同步時鍾域的數據轉換。最常用的緩存單元是 DPRAM ，在輸入埠使用上級時鍾寫數據，在輸出埠使用本級時鍾讀數據，這樣就非常方便的完成了非同步時鍾域之間的數據交換。
2. 設計數據介面同步是否需要添加約束？
建議最好添加適當的約束，特別是對於高速設計，一定要對周期、建立、保持時間等添加相應的約束。
這里附加約束的作用有兩點：
a. 提高設計的工作頻率，滿足介面數據同步要求。通過附加周期、建立時間、保持時間等約束可以控制邏輯的綜合、映射、布局和布線，以減小邏輯和布線延時，從而提高工作頻率，滿足介面數據同步要求。
b.
獲得正確的時序分析報告。幾乎所有的 FPGA設計平台都包含靜態時序分析工具，利用這類工具可以獲得映射或布局布線後的時序分析報告，從而對設計的性能做出評估。靜態時序分析工具以約束作為判斷時序是否滿足設計要求的標准，因此要求設計者正確輸入約束，以便靜態時序分析工具輸出正確的時序分析報告。
Xilinx
和數據介面相關的常用約束有 Period 、 OFFSET_IN_BEFORE 、 OFFSET_IN_AFTER 、
OFFSET_OUT_BEFORE 和 OFFSET_OUT_AFTER 等； Altera 與數據介面相關的常用約束有 Period 、
tsu 、 tH 、 tco 等。
㈡ FPGA做串口通信，波特率自適應怎麼編程
首先，從技術上的必要性上該技術可分為兩類：
一、接收端工作頻率固定，使用典型波特率通訊。程序員比較喜歡這種情況，無論是測量計算還是比對查表，都相對簡單。
然後，從技術實現方式的方式上也可分為兩類：
一、具有獨立的同步字元。使用串列通訊時，要先進行同步操作，即接收端通過對比接收到的字元與同步字元的差異調整波特率，或者通過定時器測量同步字元的位寬計算波特率。
二、沒有獨立的同步字元。即不管波特率如何，可以直接通訊。這裡面通常又有兩種情況。1、通訊命令開始字元固定，比如一些短消息模塊使用AT指令集，每條指令都是以AT開始的，這樣雖然是命令但是有同步的作用，只不過要求必須在真實命令到來前調整波特率，判斷必須快速准確。2、隨機字元可以同步波特率，這種方法在周立功的文章里有描述。這種情況，其實也是有限制的：即字元最後一位必須是0，且同步字元只能是獨立的字元，不能有連發字元。
沒有一種方法是萬能的，各種方法都有自己的使用范圍。應該說字元比對比較簡單，速度快但適用范圍小，容易中斷化處理；定時器測量比較麻煩，但適用范圍差，必須主程序處理。像短消息模塊那種沒有獨立同步字元的設計支持的波特率通常是有限的。
在此理論的指導下，我認為具體程序編制可參考以下兩種：
1、 RC震盪時鍾源，主程序檢測IO口—RXD,使用定時器計算波特率。細分可考慮a、使用同步字元，b、使用任意ASCII碼。
2、 固定頻率時鍾源、僅支持有限典型波特率。細分可考慮a、反復使用同步字元，擴大支持波特率范圍；b、迅速比對支持無同步命令
㈢ FPGA等可編程邏輯器件設計流程是怎麼樣的
通常可將FPGA/CPLD設計流程歸納為以下7個步驟，這與ASIC設計有相似之處。 1.設計輸入。Verilog或VHDL編寫代碼。 2.前模擬（功能模擬）。設計的電路必須在布局布線前驗證電路功能是否有效。（ASCI設計中，這一步驟稱為第一次Sign-off）PLD設計中，有時跳過這一步。 3.設計編譯（綜合）。設計輸入之後就有一個從高層次系統行為設計向門級邏輯電路設轉化翻譯過程，即把設計輸入的某種或某幾種數據格式(網表)轉化為軟體可識別的某種數據格式(網表)。 4.優化。對於上述綜合生成的網表，根據布爾方程功能等效的原則，用更小更快的綜合結果代替一些復雜的單元，並與指定的庫映射生成新的網表，這是減小電路規模的一條必由之路。 5.布局布線。 6.後模擬（時序模擬）需要利用在布局布線中獲得的精確參數再次驗證電路的時序。（ASCI設計中，這一步驟稱為第二次Sign—off）。 7.生產。布線和後模擬完成之後，就可以開始ASCI或PLD晶元的投產