Ⅰ 新思公司VCS仿真，测试verilog代码覆盖率问题1：%vcs -cm line source.v 2:%simv 3:dve -cov
这就是VCS的意思喽，VCS（Verilog Compiler and Simulator），自然先要编译成一个simv文件，才能simulation了。不知道您是什么系统下的vcs，如果是linux，那就执行您说的simv喽。./simv -gui