㈠ spi 加载多个fpga，需要bin文件，怎么生成
额，你这bin文件是要加载类似内核之类的东西吗？这个一般是加arm一起用的吧，如果是xilinx zynq系列的话是需要几个文件合成bin文件再加载的。如果你指的是类似bit文件那样的话，单个下载就行了，bin文件这块不熟悉。
㈡ FPGA SPI总线协议问题
我觉得，做通用模块可参照一些其他芯片的现成的SPI接口。
我对avr的单片机的SPI比较熟，就说一下这个。
它的SPI口功能是这样的，通过配置寄存器可以改变SPI的时钟，可以改变SPI的时序。然后就是有一个发送寄存器和一个接收寄存器。
配置好寄存器后，往发送寄存器写一个数据后，SPI口就会自动发送。同样接收的数据存在接收寄存器中。
我觉得，通用的SPI口做到这样功能就已经比较全了。
㈢ 怎样在fpga中实现spi的功能
spi(serial peripheral interface)，串行外围设备接口。由一个主设备和一个或多个从设备组成。主设备启动一个与从设备的同步通讯，从而完成数据的交换。
SPI，是一种高速的、全双工、同步的通信总线。在芯片的管教上只占用四根线，节约了芯片的管教，同时为PCB的布局上节省了空间，该接口的四条线为：串行时钟线（SCK）、主机输入/从机输出数据线MISO、主机输出/从机输入数据线MOSI和低电平有效的从机选择线CS。
SPI的通信原理很简单，它以主从方式工作。需要4跟线，3跟也可以（非双工），这些线也是所有基于SPI的设备共有的，他们是SDI，SDO,SCK,CS
①SDO-主设备数据输出，从设备数据输入
②SDI-主设备数据输入，从设备数据输出
③SCK-时钟信号，有主设备产生
④CS-从设备片选信号，有主设备控制
接下来就负责通讯的3根线了。通讯是通过数据交换完成的，这里先要知道SPI是串行通讯协议，也就是说数据是一位一位的传输的。这就是SCK时钟线存在的原因，由SCK提供时钟脉冲，SDI，SDO则基于此脉冲完成数据传输。数据输出通过 SDO线，数据在时钟上升沿或下降沿时改变，在紧接着的下降沿或上升沿被读取。完成一位数据传输，输入也使用同样原理。这样，在至少8次时钟信号的改变（上沿和下沿为一次），就可以完成8位数据的传输。
在点对点的通信中，SPI接口不需要进行寻址操作，且为全双工通信，显得简单高效。在多个从设备的系统中，每个从设备需要独立的使能信号，硬件上比I2C系统要稍微复杂一些。 （I2C寻址时，先写入地址，在写入数据）
SPI通信
该总线通信基于主-从配置。它有以下4个信号：
MOSI:主出/从入
MISO:主入/从出
SCK:串行时钟
SS:从属选择
芯片上“从属选择”(slave-select)的引脚数决定了可连到总线上的器件数量。
在SPI传输中，数据是同步进行发送和接收的。数据传输的时钟基于来自主处理器的时钟脉冲，摩托罗拉没有定义任何通用SPI的时钟规范。然而，最常用的时钟设置基于时钟极性(CPOL)和时钟相位(CPHA)两个参数，CPOL定义SPI串行时钟的活动状态，而CPHA定义相对于SO-数据位的时钟相位。 CPOL和CPHA的设置决定了数据取样的时钟沿。
㈣ 谁能告诉我基于FPGA的verilog SPI master程序吗
// 8bit SPI master
// author: jiajia.pi
// version: v1.1
// last modify date: 2014/08/19 change ready assert timing
// clk_div range: 4~255 divsion of clk
// only mode 0 and mode 3 support
// MSB send first and LSB send last
mole spi_master(
clk, // global clock
reset_n, // global async low reset
clk_div, // spi clock divider
wr, // spi write
wrdata, // spi write data, 8bit
rddata, // spi recieve data, 8bit, valid when ready assert
sck, // spi master clock out
sdi, // spi master data in (MISO)
sdo, // spi master data out (MOSI)
ready // spi master ready (idle)
);
input clk;
input reset_n;
input [7:0]clk_div;
input wr;
input [7:0]wrdata;
output [7:0]rddata;
output sck;
output sdo;
output ready;
input sdi;
parameter clock_polarity = 1; // '0': mode 0, sck=0 when idle; '1': mode 3, sck=1 when idle
reg [7:0]dat;
reg rsck;
reg [7:0]cnt;
reg busy;
reg [3:0]state;
reg [7:0]rddata;
wire sdo = dat[7];
wire sck = busy? rsck:clock_polarity;
wire sdi_tick = (cnt==clk_div>>1)/*synthesis keep*/;
wire sdo_tick = (cnt==clk_div)/*synthesis keep*/;
wire ready = !(wr||busy);
always @(posedge clk or negedge reset_n)
if(!reset_n)
cnt <= 0;
else if(cnt<clk_div && busy)
cnt <= cnt + 1;
else
cnt <= 1;
always @(posedge clk or negedge reset_n)
if(!reset_n)
rsck <= 0;
else if(sdi_tick)
rsck <= 1;
else if(sdo_tick)
rsck <= 0;
always @(posedge clk or negedge reset_n)
if(!reset_n)
busy <= 0;
else if(wr && !busy)
busy <= 1;
else if(state==8 && sdo_tick)
busy <= 0;
always@(posedge clk or negedge reset_n)
if(!reset_n)
state <= 0;
else if(wr && !busy)
state <= 1;
else if(state==8 && sdo_tick)
state <= 0;
else if(sdo_tick)
state <= state + 1;
always @(posedge clk or negedge reset_n)
if(!reset_n)
dat <= 0;
else if(wr && !busy)
dat <= wrdata;
else if(sdo_tick && busy && state!=8)
dat <= dat<<1;
always @(posedge clk or negedge reset_n)
if(!reset_n)
rddata <= 0;
else if(sdi_tick && busy)
rddata <= {rddata[6:0],sdi};
endmole
㈤ FPGA通过MCP2515进行SPI转CAN的VHDL例程
我有FPGA通过SJA1000进行SPI转CAN的verilog代码，估计应该差不多吧，具体可以163邮件联系keyboard660索取。
㈥ fpga 上电时读spi flash 为什么有调制时钟信号
这个读SPI FLASH的时钟信号来自于FPGA芯片内部，用于从flash中载入FPGA芯片运行时需要的程序，基本上每个FPGA都是有这个内部时钟的。
㈦ fpga中常说的SPI什么意思
：jtag是直接将sof文件下载到fpga中 as是将pof文件下载到prom里（altera自己出的加载flash），然后在上电的时候由fpga自己加载 至于你说的程序是存储在fpga的哪个部分，实际上通俗来讲，你的程序存储在整个fpga内部，
㈧ FPGA的SPI时钟最大可用频率是多少
这个读spi
flash的时钟信号来自于fpga芯片内部，用于从flash中载入fpga芯片运行时需要的程序，基本上每个fpga都是有这个内部时钟的。
㈨ FPGA 怎么实现UART串口和IIC口或SPI 通讯可以大概说一下吗
1. FPGA与MCU,DSP,ARM等区别
MCU等是属于软件编程，程序是顺序执行，即使像DSP有多级流水线，但是程序总体还是顺序的。
FPGA是属于硬件编程，程序是并行执行的，可以有多个进程，同时执行不同的功能。
2. FPGA实现UART,IIC,SPI。
如果是简单的应用（比如说不用校验等等），完全可以自己写，例如下面的程序，VHDL写的，既可以作为UART发送程序（改改就是接收），也可以做SPI发送或者接收（加一个时钟）。
如果需要较完善的功能的话，建议使用IP核，往上有很多免费的UART,IIC,SPI等接口的IP核，功能及代码都给你写好了的，提供输入输出接口，方便应用。
process(Clk)
variable temp : integer range 0 to 7;
begin
if Clk'event and Clk='1' then
if Reset = '0' then
TxD <= '1';
BitCnt <= "00000";
SL<='1';
TReg<=(others=>'0');
temp:=0;
elsif Load = '0' and temp=0 then
TxD <= '1';
SL<='1';
BitCnt <= "00000";
temp:=0;
elsif Load='1' and temp=0 then
temp:=1;
elsif temp=1 then
case BitCnt is
when "00000" =>
TReg <= Addr_Data;
SL<='0';
TxD <= '0';
BitCnt <= BitCnt + 1;
temp:=1;
when "00001" | "00010" | "00011" |
"00100" | "00101" | "00110" |
"00111" | "01000" | "01001" |
"01010" | "01011" | "01100" |
"01101" | "01110" | "01111" =>
TxD <= TReg(0);
TReg <= '1' & TReg(14 downto 1);
BitCnt <= BitCnt + 1;
temp:=1;
when "10000" =>
SL<='1';
TxD <= '1';
TReg <= '1' & TReg(14 downto 1);
BitCnt <= "00000";
temp:=0;
when others => NULL;
end case;
ELSE
TXD<='1';
SL<='1';
end if;
end if;
end process;