⑴ 在Cadence電路模擬中晶體管的閾值電壓如何設置，多謝各位了，請幫幫忙
首先，閾值電壓是一個模型參數，與工藝的一些參數有關，是不可以直接設置成幾十，幾百毫伏這樣的數值變數。
但是閾值電壓本身也是可以調節的，因為由於工藝的進化，現在的0.18um，90nm,65nm,40nm，28nm等等都不是簡單的model 1模型了。
管子的參數是隨著你唯一可以變化的值W,L變化的。
而對電路的閾值電壓VT的主要影響就在於L。但是對於失配模型來說VT0-mismatch是反比與晶體管的面積（WL）的。這個結論是通過看論文，和查看廠家的工藝文件一起確認的。
論文：K. Kattmann, J. Barrow, "A technique for recing differential nonlinearity errors in flash A/D converters", IEEE ISSCC Dig. Tech. Papers, pp. 170-171, 1991-Feb.