A. max+plus2編譯出錯
編好程序後，編譯的一般步驟是：
（1）保存。不能保存在文件名有中文的文件夾中，保存的名字與模塊名或者實體名一樣，比如：如果你是編譯文本程序的話，verilog要與mole後面的名字一樣，並且後綴為.v；VHDL要與entity 後面的實體名一樣，後綴為.vhd。
（2）如一樓所說，把要編譯的文件設為頂層文件：file--project--set file to project
(3) 編譯
B. verilog中sr_clk 其中sr有什麼意義
verilog呢，只要命名不違法。所有的名字都是可以使用的。
但是推薦你所說的sr_clk的寫法。這個只是程序風格上的差異而已。
為什麼一定要推薦這種代碼的風格呢？
舉例說明
cnt1 cnt2 （包準你肯定看不出這兩個的用途）
div_cnt sign_cnt （那麼好。div_cnt就是一個分頻計數器咯。sign_cnt就是一個標志計數器。）
設計風格是你學習編寫代碼以後養成的習慣。就好比我們寫字的時候先用米字本寫字，後來慢慢改用白紙寫字了。有人開始習慣養成的良好，所以字就很漂亮。有人沒有養成良好習慣，字就很醜。字還是中國字，只是可讀性就差異很大了。
順便給幾個命名的小技巧：（只能說是技巧。一家公司有一家公司的程序風格。）
為了增加可讀性，一般採取前綴+後綴的命名方式。
舉例：g_en_n; //g_=globe en=enable signal _n=negedge valid
也就是說，你設計了一個，低電平有效的全局使能。
前綴：定義功能范圍，以及功用。
後綴：定義有效電平。
中間的部分就是信號的含義。en就可以代表enable，clk或者ck代表clock ，cnt代表counter等等。data in 可以所寫成din，dout同理。
有時候程序寫大了。還需要加對應的注釋。特別是多人完成模塊時，記得在埠中添加描述注釋。以便最後的連線。
基本也就這樣了，如果公司有FPGA部門的話。一般肯定會有一套代碼風格的規定書。等你看了。按照他的說明書寫了。那麼就好了。
如果方便需要貼程序。各個公司的風格不同。那麼對應的所寫也會不同縮寫。不過如果你真要知道這個意思。那就要去聯系作者要說明文檔。這個我幫不了你。
C. 我們現在在做數字系統設計的東西，想知道Quartus2下的VHDL和Verilog HDL文件的差別，另外作為模擬軟體，
VHDL是美國軍方開發的語言，verilog是在VHDL之後出來的語言。
VHDL規范性較強，verilog和C類似很靈活也很好學。
總的來說，verilog的市場比較大。
模擬軟體的話，其實主要是看波形，你可以使用quartus嵌套modelsim來模擬，modelsim的波形分析功能要強大得多。